Oricutron & RS232 "loopback"

j'avais fait le schema sur un brouillon en prenant juste les ICs et ce que je devais connecter dessus, voici une version 80's   sur papier. Donc pour l'instant je n'ai rien vérifier avec l'oscilloscope cependant j'obtient bien lors d'accés en page 3 un décodage d'adresse pour la plage choisie ($31C..$31F) .
  J'aussi fait un test en enlevant le convertisseur de niveau et en faisant une boucle Rx/Tx directement sur le 6551.
  Je me demande si l'AMI 6551 achete sur un site asiatique ne serait pas défectueux...
  Ce w.d je pourrais utiliser l'oscillo déjà je pourrais savoir si la clk de l'ACIA est fonctionnelle, vérifier l'allure de Ø2 car il semblerait que ce signal sur l'oric est particulièrement besoin d'être "regénéré"... Si c'est le cas il me reste 3 porte EXOR en reliant une des entrées au Vcc ou Gnd et l'autre entrèe connecté au signal on obtient une porte suiveuse qui introduira un retard d'une dizaine de nano seconde...
@kenneth: vu que tu as de belles réalisation à ton actif, n'hésite pas à critiquer le schéma

@retroric: Pas de soucis
les latences et adaptations de niveaux étaient déjà présentes dans le sujet
du coup n'hésite pas à ouvrir un sujet spécifique pour l'utilisation d'un ESP. Ca va intérrésser pas mal de monde je pense et cela permettra de lever des questions techniques comme celles là...

D apres le schema on a les effets suivants:
-De #310 a #313 et de #31C a #31F on desactive les entrees sorties de l'Oric mais le 6551 n'est pas actif. Dans ces 2 zones on a un "trou" avec des valeurs bizzaroides en lecture (haute impedance).
-De #314 a#31B on a acces aux registres du 6551 en deux fois a la suite.

Donc je dirais que l adresse de depart de communication avec le circuit externe est #314 ou #318.

kenneth a écrit:D apres le schema on a les effets suivants:
-De #310 a #313 et de #31C a #31F on desactive les entrees sorties de l'Oric mais le 6551 n'est pas actif. Dans ces 2 zones on a un "trou" avec des valeurs bizzaroides en lecture (haute impedance).
-De #314 a#31B on a acces aux registres du 6551 en deux fois a la suite.

Donc je dirais que l adresse de depart de communication avec le circuit externe est #314 ou #318.

??? désolé kenneth, pourrais tu expliquer ton protocole de test car ce n'est pas très clair

sinon, concernant le décodage on a pour le port $31C
A7 A6 A5 A4 A3 A2 A1 A0
0  0  0  1  1  1  0  0    $1C

donc pour valider le 6551 il faut
  /CS1 = 0
   CS0 = 1
   
A7,A6,A5 permettent bien de valider /Y0 du '138, qui du coup est relier à /CS1 du 6551
  et aussi relier à /IOcontrol ce qui désactive bien le VIA
A4 valide bien G1 du '138
et
/IO valide bien /G2{a,b} du '138

A2,A3 etant tous les 2 à 1 on a en sorti un 0 (A2(+)A3), c'est de là que vient l'erreur il me 
fallait une EXNOR et non pas une EXOR car CS0 attend un 1 pour valider le cct et non pas un 0!!!
je suis allé un peu vite

Ceci dit c'est vrai que le décodage n'est pas "complet" et qu'il peut subsister des effets miroir 
dans ce cas c'est juste un test donc c'est pour l'instant pas génant.
Je corrige ça dans le w.d et vous tiens au courant...

Merci kenneth

L'effet miroir n est pas genant si on ne connecte pas d autres entrees sorties.
Apres si on enlève carrément le EXOR en laissant A2 A3 non connecté avec CS0 relié a +5v ça marche quand meme avec 4 repetitions entre #310 et #31F et on a un CI en moins.

oui tout à fait, pour faire un test l'effet miroir c'est pas très grave. Du coup cela va me forcer à le câbler proprement à faire ce peu 
sinon pour faire une modif rapide je peu utiliser un transistor...
je m'en occupe dans le w.d!

Suivant l'oric (atmos) utilisé on des signaux plus ou moins de bonnes qualités. De plus je le confirme il faut pas utiliser une nappe trop longue (e.g au-delà de 15cm c'est pas top) Dans tous les cas il vaut mieux re-booster tous les signaux avant utilisation!!!
Donc j'obtiens bien le décodage d'addresse souhaité.
Tous les signaux d'activation sont présents sur le 6551.
En revanche sur la broche Tx il n'y a rien pour l'instant...
suite au prochain épisode

Merci ]0[v] pour ton retour sur la longueur de nappe "maxi" pour éviter les problèmes.

Question: comment fais-tu pour "rebooster les signaux", utilises-tu des circuits particuliers ? Des buffers/latches ?

On en revient à l'ampli-bus paru il y a fort longtemps, qui permet d'obtenir des signaux "propres" pour y connecter des extensions...

Horreur, Malheur!!!
j'ai une piste de plus sur la raison du non fonctionnement de ma carte...
Donc oui Voyageur tu as raison cet article sur l'ampli-bus est la solution! Par contre je souhaiterais tout de même trouver une solution pour que l'interface soit totalement independante. Dans le pire des cas je câblerais un ampli-bus

@retroric: j'ai rebooster le signal Ø2 avec 2 portes inverseuses en serie -|>o--|>o- (74 xx 14)
Sinon le mieux est de s'inspirer de ce qui fonctionne déjà comme l'ampli-bus, qui utilise des '24{1,4}.

Problème constaté : mon signal d'horloge qui est supposé avoir un rapport cyclique 1/2 (durée état H = durée état B) soit dans le cas de l'atmos 500nS (clk = 1MHz) et bien là c'est plus le cas je me retrouve avec un état H de 380nS!!! et la doc du 6551 est claire à ce sujet afin que le cycle d'écriture se fasse correctement il lui faut un Ø2 de 470nS minimun!
Donc tant que cela n'est pas correct il ne sert à rien de faire quoi que se soit d'autres.
Dans tous les cas je vous tiens au courant, par contre il est possible que ça ne soit pas cette semaine...

In all Orics Ø2 is with exactly 33% duty cycle! Or 333 nS high and 666 nS low, of course the real signal is far from ideal...

Tout a fait. Le signal d'horloge fait un tiers-deux tiers, je n avait pas vu les caractéristiques de l'ACIA mais effectivement 330nS c'est trop court, une prolongation de l'etat haut de phi va etre necessaire. Par contre, il faut faire attention quand phi passe a travers plusieurs portes, on cree un décalage avec le bus de donnees et R/W ce qui risque de rendre l'acces a l'ACIA périlleux...

Il y aurait une solution
Utiliser un retardateur (je viens de découvrir son existence, pour la ram overlay ca peut être utile)
Le 74LS31.

Un truc dans ce genre


On rentre pile poil dans les exigences de l'ACIA.
Inconvénient: phi2 est retardé de 12ns, esperons que l'Oric ne fasse pas la tronche...

@Iss : Thanks for this interresting fact! but on my scope I can clearly see a 50% duty cycle???
I will save a screen copy, but I believe that when using the signal we add capacity load which reduce the high level shape of the signal itself. I will try to use buffer gate instead of the inverter gate I used. And try also the use of schmitt triggered gate...
@kenneth: merci aussi, je vais donc faire different tests avec des portes inverseuses a trigger de schmitt ou comme dans le cas du 'ampli-bus' utiliser des '244 pour juste bufferiser la ligne

La solution que je pense mettre en place sera simple. Utiliser un monostable, non re-déclenchable, afin de générer un niveau haut d'au moins 500nS comme attendu par le 6551, via le signal d'horloge lui même... 
Concernant le R/!W suffit alors de le passer dans un buffer afin de le décaler en conséquence de 20 à 40nS suivant le temps de propagation du monostable, sauf que la doc nous dit que lors du cycle d'écriture du 6551 le signal /W ainsi que les signaux de contrôle (CS0,/CS1,RS0,RS1) doivent être positionné au minimun 180nS avant l'établissement du niveau haut de Ø2 donc de fait le retard dans l'établissement du nveau haut de l'horloge ne devrait pas poser de problème... Tout ça étant la théorie, bien sûr 

très intérréssant ce cct retardateur, en revanche j'aime pas trop utiliser des trucs de ce style car trop spécialisé, le jour ou ça devient obsolete c'est pénible pour maintenir simplement et efficacement des systèmes. l'utilisation du monostable devrait largement le faire.  La robustesse du système étant inversement proportionnelle à la complexité

Je viens de me raviser:
Le retardateur permet d'écrire dans l'ACIA...mais pas de le lire. Pour un projet de reseau c est ballot  La promptitude de l'horloge reelle non retardé fait que lorsque l'ACIA présente ses donnees sur le bus, le processeur a fait ses valises depuis longtemps. Pour moi, la solution la plus simple est de trouver un ACIA compatible avec la dissymétrie de phi2 c est a dire un 6551 suivi d un "A" qui peut etre connecté directement a Phi2.

du coup il faudrait utiliser des versions 'A' en revanche si l'on utilise, et c'est comme ça que la version logicielle est prévue maintenant, les IT en reception on reste synchro. avec le bus de l'oric. Je pense pas me tromper?

Les 2 sont identiques, sauf qu en version "A" le temps d acces est de 235ns au lieu de 470.
Qu es ce que tu appelles IT?

en effet, j'ai vu ça dans la doc cependant j'en ai commande en version std, je souhaite plutôt utiliser ceux que j'ai... 
Tu peux activer la broche IRQ du 6551 pour générer une "InTerruption" lors de l'emission ou de la reception ou des deux. Donc pour l'emission je n'en vois pas l'utilite pour ce que je dois faire en revanche c'est plus intérréssant pour la reception et comme cet "UART" n'a un buffer que d'un caractère un buffer logiciel est implemente. Ainsi en utilisant les IT cela devrait permettre d'avoir plus de temps pour gérer le reste de l'affichage?...

Ok
Effectivement il y a une broche d interruption qui est reliee a l IRQ du processeur, comme le montage est en collecteur ouvert on se retrouve avec le 6522 interne qui envoie des irq et le 6551 qui utilise la meme broche.
Cette fonction est importante car elle permet d avertir le processeur quand l'octet de la ligne serie et fini d'etre reçu ou d'etre envoyé.
Pour cela, dans le code il faut inhiber l'interruption du timer du 6522 pour detecter l'interruption du 6551 ensuite détourner le code d interruption pour envoyer et recevoir.
PS: Pour la lecture des registres du 6551 il va falloir envoyer un signal d horloge AVANT le signal d'horloge de l'Oric pour laisser a l'ACIA le temps de communiquer son contenu, ce qui est la meme problematique de celle de l'obtention du signal MAP pour acceder a la RAM overlay.
Je viens de regarder les chronogrammes du 6502A:
Apparemment les ingenieurs de chez Oric ont choisi un cpu et un via avec un "A" ce qui permet de tourner avec une horloge a 2MHz ce qui fait une impulsion a 250ns ce qui rend le matos compatible avec une horloge a 1Mhz en 1/3 avec une impulsion a 333ns.

c'est effectivement ça l'idée éviter le polling a tout prix, car perte de temps dans ce cas présent. Et l'ISR est déjà écrite en ce sens.
Donc je me dois de faire un Mea Culpa! car effectivement le rapport cyclique de la clock CPU est bien de 1/3(310nS) - 2/3(690nS)
Et en regardant tout ça de plus près c'est la conclusion a laquelle j'en suis arrivée, le problème c'est que j'ai commandé à l'avance des 6551 et non des 6551A sans avoir fait d'étude préliminaire (on le dit pourtant que c'est très important )
De toute manière pour l'instant je me préoccupe pas trop de la lecture tant que j'ai pas proprement résolu le problème de la transmission... De toute façon y a pas de magie on lit la datasheet et on colle au chronogramme de la doc
Hier soir j'ai fait une mesure vite fait et j'ai constaté que mon signal R/w ne fonctionnait pas correctement car lorsque j'effectue une écriture vers le port data de l'ACIA je ne le vois pas tombé à 0?.. Donc soit c'est trop rapide et je ne peux le capter ou soit l'écriture ne se fait pas correctement.
Sinon j'ai touvé un '123 dans mon stock et je serais en mesure de générer la clock comme attendu.
Sinon pour tous ceux que cela intérresse il y a un ouvrage qui s'appelle le "memotech" je pense qu'il existe encore?... C'est un receuil des principaux circuits TTL/CMOS/analogiques/connecteurs... utilisés avec fonctions vs ref, brochages...
C'est plutôt pratique pour trouver un circuit comme le 7431 par example   il est reference lui aussi.

Sur un oscillo classique on a pas le temps de voir le signal, a moins d avoir une fonction mémoire. J utilise un boitier usb avec les sondes d un coté et l'ecran d ordi qui sert de moniteur de l'autre, ca marche bien et toute la courbe est mémorisee, je peux l'étudier tranquillement.

oui j'ai un tektro entrée de gamme 2 voies avec mémorisation et cela change tout, j'avais acheter un petit analyseur logique mais je le trouve plus... et celui là serait encore plus pratique du coup.
Bon j'ai pris le temps de mettre en place le '123 (monostable) avec un petit trimmer pour ajuster finement le rapport cyclique et cette solution marche très bien donc maintenant j'obtiens un signal de clock conforme a celui attendu par le 6551, un /CS1 de 1uS, concernant les data je sais pas ce qui transite... Faudrait l'analyseur logique justement

En revanche j'ai un comportement très bizarre sur le signal R/W...
5 ----------____--------
                    \___________pas du tout un niveau bas le signal n'est pas propre
0 ----------------------

Donc quand j'appuie sur une touche je vois bien que le '138 réagit et sélectionne le 6551 en revanche le signal d'écriture /W reste à '1'...
et là je comprends pas pour l'instant

What power supply are you using external or Oric's internal by pins 33/34 ?
Check your schematics again .
Here is another old implementation which is known to work: